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| − | === IIC ===
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| − | == Introduccion IIC ==
| + | En esta sección se encuentran los artículos creados por los grupos del curso EC2783 Abril-Julio 2016. En los cuales se trabaja en el módulo DEMOQE128. |
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| − | El Inter-Integrated Circuit (IIC) provee un método de comunicación entre varios dispositivos. Está diseñado para operar hasta los 100 kbps con la máxima carga del bus y del tiempo. El dispositivo es capaz de operar a tasas de baudios altas, sin sobrecargar el bus. La longitud máxima de comunicación y el número de dispositivos que pueden ser conectados está limitado por la capacitancia del bus, la cual es de 400 pF.
| + | Por favor leer sobre las normas de edición: |
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| − | '''Módulo de Configuración:'''
| + | [[Sobre la redacción]] |
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| − | Los pines SDA y SCL del módulo IIC1 pueden ser reposicionados por software usando el registro SOPT2[IIC1PS] tal como se muestra en la siguiente tabla. Este bit selecciona cual puerto de E/S con propósito general está asociado con la operación del IIC1.
| + | [[Sobre los artículos]] |
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| − | {| class="wikitable"
| + | [[Sobre la corrección y discusión de artículos]] |
| − | |+ Opciones de Posición del IIC1
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| − | ! SOPT2[IIC1PS] !! Pines para SDA !! Pines para SCL
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| + | == Lista de Artículos == |
| − | | 0 por defecto || PTA2 || PTB6
| + | Cada artículo debe estar debidamente clasificado en una o varias categorías. |
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| − | | 1 || PTA3 || PTB7
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| − | |}
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| − | '''Vectores de Interrupción:'''
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| − | Para la serie de microcontroladores MC9S08QE128, los cuales tienen dos IIC, el vector de interrupciones es compartido por ambos módulos IIC. Cuando las interrupciones son habilitadas para ambos módulos, se debe verificar el bit de IICIF (que hace referencia a la bandera de interrupciones) de los registros IIC1S y IIC2S (estos son los registros de status) para determinar cuál módulo es el causante de la interrupción.
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| − | '''Características:'''
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| − | El IIC incluye las siguientes características:
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| − | * Compatibilidad con el bus estándar del IIC.
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| − | * Operación con múltiples maestros.
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| − | * Software programable para una de las 64 frecuencias diferentes del reloj serial.
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| − | * Software que permite seleccionar el bit de reconocimiento (acknowledge bit)
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| − | * Manejo de interrupciones mediante la transferencia de datos byte por byte.
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| − | * Resolución de las interrupciones perdidas con un modo que hace intercambio automático de maestro a esclavo.
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| − | * Llamado a las direcciones de identificación de las interrupciones.
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| − | * Generación y detección de las señales START y STOP.
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| − | * Generación repetida de la señal START.
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| − | * Generación y detección del bit acknowledge.
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| − | * Detección de la disponibilidad del bus.
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| − | * Llamada general de reconocimiento.
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| − | * Extensión de la dirección a 10 bits.
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| − | '''Modos de Operación:'''
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| − | Se presenta a continuación una breve descripción de los modos de operación del IIC:
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| − | * Modo Corriendo o “Run”: Este es el modo de operación básico. Para conservar la energía en este modo, inhabilite el módulo.
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| − | * Modo de espera o “Wait”: El módulo seguirá funcionando mientras que el microcontrolador esté en modo de espera y pueda proporcionar una alarma de despertador.
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| − | * Modo detenido o “Stop”: El IIC está inactivo en el modo Stop para reducir el consumo de energía. La instrucción de Stop no afecta a los registros de estados del IIC. Esta instrucción reiniciará el contenido de los registros.
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| − | '''Descripción de Señales externas'''
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| − | Se describe a continuación las señales que son accesibles por cada usuario:
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| − | * SCL — Línea del Reloj Serial (Serial Clock Line): Es bidireccional, y es la línea del reloj serial del sistema del IIC.
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| − | * SDA - Línea de Data Serial (Serial Data Line): Es la línea de datos serial del sistema del IIC. Es bidireccional.
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| − | == Registros IIC == | + | |
| − | == Protocolo IIC ==
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| − | El Protocolo Inter-Integrated Circuit (IIC), se compone de 4 partes principales, las cuales componen el envío de un mensaje, descritos a continuación:
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| − | '''Señal de inicio (START Signal):''' Inicialmente, los buses SCL y SDA se encuentran lógicamente encendidos (en caso de estar disponibles para ser utilizados), por lo cual la señal de inicio, consiste en una bajada del flanco de SDA, mientras SCL se mantiene encendido por parte del maestro. Puede ocurrir un caso en el que se da por repetida una señal de inicio, aun sin finalizado una comunicación previa; esto indica el envío de datos bien sea con otro dispositivo esclavo, o en un modo diferente (lectura/escritura).
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| − | '''Transmisión de la “llave” de esclavo:''' Este paso consiste en la transmisión de una dirección de 8-bit, los cuales son diferenciados por los primeros 7 bits consecutivos, que representan la “llave” que establece con cuál dispositivo esclavo se desea establecer una comunicación. Cada esclavo mantiene una clave que debe intersectar (lógico AND) con la llave enviada, y solo aquel que coincida con la clave enviada se dispondrá a “escuchar” el mensaje que será enviado a continuación. Con respecto al último bit, éste se refiere a una solicitud de tipo Lectura/Escritura. Para el bit en 1, se desea iniciar una transferencia de lectura del maestro, mientras que para el bit en 0 se desea establecer una comunicación de escritura maestro-esclavo.
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| − | '''Transferencia de datos:''' Una vez recibida la clave por parte del esclavo correspondiente, con su respectiva dirección de transferencia de datos, se procede a ejecutar en envío de los bytes de información uno a uno, en el cual cada bit representa un clock del reloj, iniciando por el bit as representativo (MSB) y finalizando por el bit menos representativo (LSB). Por último, en el noveno flanco del clock se envía un bit de reconocimiento o de no reconocimiento; en este último caso la transmisión de data no es exitosa y se procede a abortar o a retransmitir según sea el caso.
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| − | '''Señal de STOP:''' Cuando la transmisión de datos ha finalizado, ambos buses SDA Y SCL vuelven a su estado lógico inicial en 1 y tanto maestro como esclavo dan por finalizada la comunicación.
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| − | [[Image:iic1|thumb|widthpx| ]]
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| − | Funcionamiento del protocolo
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| − | Como ya se mencionó, cada 9 flancos de reloj ocurre un reconocimiento del byte inmediatamente enviado. La dirección del esclavo, o “llave” como ya se hizo referencia, se encuentra contenida en una combinación de 10-bits, configurados de la siguiente manera:
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| − | El primer byte enviado del maestro al esclavo contiene necesariamente el siguiente contenido:
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| − | Bits 0-4 (11110x): Son bits constantes, e indican que una dirección de esclavo será enviada posteriormente.
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| − | Bits 5-6 (AD10-AD9): pertenecen a los primeros 2 bits de los 10 que componen la dirección de esclavo.
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| − | Bit 7 (R/W): debe estar configurado obligatoriamente en 0 ya que es el maestro quien transmite, y en este caso los esclavos quienes escuchan. NOTA: hasta este punto pueden seguir escuchando mas de un esclavo, ya que la llave será completada por 8-bits, enviados posteriormente.
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| − | Luego el maestro debe esperar el bit de reconocimiento, para proceder a enviar la segunda cadena de bit, compuesta por los 8 bits restantes que completan la llave, para la cual solo debe existir una respuesta de reconocimiento, del esclavo respectivo con quien se establece la comunicación.
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| − | Dependiendo la dirección de la comunicación, ocurre lo siguiente:
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| − | Comunicación Maestro a esclavo: Posteriormente al procedimiento explicado se proceden a enviar los bits de datos, los cuales son recibidos por el esclavo hasta que ocurra la condición de STOP.
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| − | Comunicación Esclavo a maestro: Una vez recibido el segundo bit de reconocimiento(A2), se debe enviar un tercer byte con los primeros 7-bits idénticos al primer byte enviado (1110xxx0) con la diferencia del bit 0, el cual es sustituido con 1, para configurar el modo de lectura del maestro.
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| − | En la siguiente imagen se muestra gráficamente,
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| − | También se puede enviar un mensaje General del tipo “Broadcast”, con llaves de 10 o 7 bits seteando el registro GCAEN.
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| − | == Interrupciones ==
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| − | El IIC puede generar sólo una interrupción. Para que se genere una interrupción, debe ocurrir cualquiera de los eventos de la tabla siguiente, siempre y cuando el bit IICIE esté activado:
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| − | |+ Interrupciones mediante IIC
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| − | ! Fuente de interrupción !! Status !! Flag !! Local Enable
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| − | | Completar la transferencia de 1 byte || TCF || IICIF || IICIE
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| − | | Ajuste de direcciones de llamada recibidas || IAAS || IICIF|| IICIE
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| − | | Pérdida arbitraria || ARBL || IICIF || IICIE
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| − | La interrupción es impulsada por el bit IICIF (del IIC Status Register) y es enmascarada con el bit IICIE (del IIC Control Register). El bit IICIF se puede limpiar asignándole un 1 en la rutina de interrupción. El usuario puede determinar el tipo de interrupción mediante la lectura del Status Register.
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| − | '''Interrupción por transferencia de byte'''
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| − | El bit TCF (transfer complete flag) se establece a flanco de bajada del 9th clock para indicar la completación de la transferencia del byte
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| − | '''Interrupción por detección de dirección'''
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| − | Cuando la dirección de llamadas coincide con la dirección del esclavo programado (IIC address register) o cuando el bit GCAEN está activado y una llamada general es recibida, el bit IAAS en el Status Register es activado. La CPU es interrumpida siempre y cuando se active el bit IICIE. La CPU debe revisar el bit SRW y activar su modo Tx en consecuencia.
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| − | '''Interrupción por pérdida de arbitraje'''
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| − | El IIC es un verdadero bus con múltiples maestros que permite más de un maestro para ser conectado en él. Si dos o más maestros tratan de controlar el bus al mismo tiempo, se determina la prioridad relativa de los maestros en contienda por un procedimiento de arbitraje de datos. El módulo IIC asegura esta interrupción cuando pierde el proceso de arbitraje de datos y el bit ARBL en el Status Register está activado.
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| − | El arbitraje se puede perder en las siguientes circunstancias:
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| − | *SDA probado como bajo cuando el maestro produce un alto durante un ciclo de dirección o de transmisión de datos.
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| − | *SDA probado como bajo cuando el maestro produce un alto durante el bit de aviso de un ciclo de recepción de datos
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| − | *Un ciclo de arranque se intenta cuando el bus está ocupado
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| − | *Un ciclo repetido de arranque es requerido en modo esclavo
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| − | *Se detecta una condición de parada cuando el maestro no lo solicitó
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| − | == Ejemplos IIC ==
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| − | === Acelerometro ===
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| − | [[Articulo de ejemplo DEMOQE128]]
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| | '''Formato:''' | | '''Formato:''' |
| − | '''Estudiante : Artículo aprobado''' | + | '''Estudiante (Nombre Usuario): Lista de artículos(Link Articulo1, Link Articulo2, Etc)''' |
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| | + | Ejemplo: |
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| − | [[Categoría: EC2783 - Lab. Arquitectura del Computador - Ing. Telecom.]] | + | # Artículo 1: [[IIC_EC2783_Abril-Julio2016]] |
| | + | # Artículo 2: [[C%C3%B3digo_Aceler%C3%B3metro_para_Codewarrior_10.6]] |
| | + | # Artículo 3: [[Código_Acelerometro_Rutinas_de_Interrupción]] |
| | + | # Artículo 4: [[Ejemplos_IIC_QE128QRUG]] |
| | + | # Artículo 5: [[Configuración del Acelerómetro para Orientación]] |
| | + | # Artículo 6: [[Registros IIC]] |
| | + | # Artículo 7: [[Introducción IIC y sus interrupciones]] |
En esta sección se encuentran los artículos creados por los grupos del curso EC2783 Abril-Julio 2016. En los cuales se trabaja en el módulo DEMOQE128.
